摘要：設計一種低電壓低靜態電流的線性差穩壓器。傳統結構的LDO具有獨立的帶隙基準電壓源和誤差放大器，在提出一種創新結構的LDO，把帶隙基準電壓源和誤差放大器合二為一，因而實現了低靜態電流消耗的目的。設計采用CSMC0.5 μm 雙阱CMOS工藝進行仿真模擬，這種結構LDO在輕負載情況下靜態電流僅為1.7 μA，輸出暫態電壓最大變化為9 mV.

　　隨著過去幾十年里掌上智能終端快速發展，低壓差的線性穩壓器（Low Drop-out Regulator，LDO）因其具有低功耗、高的電源抑制比、體積小、電路設計簡單等優點得到大量應用。LDO大部分時間工作在低負載應用，因此，其在低負載情況下的靜態電流消耗決定著電池的壽命。當今的LDO發展趨勢是低電壓、低靜態電流來延長電池使用壽命。然而，低靜態電流會導致不穩定性，帶來大的輸出電壓暫態變化，必須在靜態電流和輸出暫態特性進行合理的折中。相比于傳統LDO采用分立結構的帶隙基準電壓源和誤差放大器，本文給出一種創新結構的LDO，將帶隙基準電壓源和誤差放大器兩個模塊合二為一，因此更容易實現低靜態電流消耗，低暫態電壓變化。

　　1 LDO電路分析

　　圖1給出精簡結構的LDO，僅僅包括4條主要的電流支路，分別是：增益級、緩沖級和2個PTAT電流源。

　　相比傳統結構LDO，精簡結構將帶隙基準電壓源和誤差放大器合二為一，因此在其他性能不變情況下，可將電路靜態電流消耗減小到原來1 2 左右。

　　這個電路存在兩個缺點：輸出電壓為帶隙基準電壓不可調；需要使用NPN晶體管，而標準CMOS工藝中并不存在NPN晶體管。由于如今的SoC趨向工作在低電壓環境，因此這種結構能夠有充足的應用場合。第二個問題在單片設計時候，采用雙阱CMOS工藝，只需增加一道掩膜工藝，費用增加不多，因此兩個問題實際應用并不明顯。 大功率電感廠家 |大電流電感工廠