在IC的電源引腳附近合理地安置適當容量的電容，可使IC輸出電壓的跳變來得更快。然而，問題并非到此為止。由于電容呈有限頻率響應的特性功率電感制作，這使得電容 無法在全頻帶上電感器工廠生成干凈地驅動IC輸出所需要的諧波功率。除此之外，電源匯流排上形成的瞬態電壓在去耦路徑的電感兩端會形成電壓降，這些瞬態電壓就是主要 的共模EMI干擾源。我們應該怎么解決這些問題？
就我們電路板上的IC而言，IC周圍的電源層可以看成是優良的高頻電容器，它可以收集為干凈輸出提供高頻能量的分立電容器所泄漏的那部份能量。此外，優良的電源層的電感要小，從而電感所合成的瞬態信號也小，進而降低共模EMI。
當然，電源層到IC電源引腳的連線必須盡可能短，因為數位信號的上升沿越來越快，最好是直接連到IC電感制作電源引腳所在的焊盤上，這要另外討論。
為了控制共模EMI，電源層要有助于去耦和具有足夠低的電感，這個電源層必須是一個設計相當好的電源層的配對。有人可能會問，好到什么程度才算好？問題 的答案取決于電源的分層、層間的材料以及工作頻率(即IC上升時間的函數)。通常，電源分層的間距是6mil，夾層是FR4材料，則每平方英寸電源層
的等 效電容約為75pF。顯然，層間距越小電容越大。
上升時間為100到300ps的器件并不多，但是按照目前IC的發展速度，上升時間在 100到300ps范圍的器件將占有很高的比例。對于100到 300ps上升時間的電路，3mil層間距對大多數應用將不再適用。那時，有必要采用層間距小于1mil的分層技術，并用介電常數很高的材料代替FR4介 電材料。現在，陶瓷和加陶塑料可以滿足100到300ps上升時間電路的設計要求。
盡管未來可能會采用新材料和新方法，但對于今天常見的1到3ns上升時間電路、3到6mil層間距和FR4介電材料，通常足夠處理高端諧波并使瞬態信號足夠低，就是說，共模EMI可以降得很低。本文給出的PCB分層堆疊設計實例將假定層間距為3到6mil。
