cRIO采集的模擬量，然后通過(guò)FIFO進(jìn)行傳遞。在FPGA Target創(chuàng)建DAQ_FPGA.vi,使用FIFO保存采集的模擬量（圖2）。運(yùn)行文件，可以看到數(shù)據(jù)被采集（只觀察了一路信號(hào)），程序可以運(yùn)行(圖3）。然后在終端創(chuàng)建DAQ_RT.vi打開(kāi)FPGA VI引用（圖4），但在終端創(chuàng)建的DAQ_RT.vi中調(diào)用FPGA失敗，但程序沒(méi)有報(bào)錯(cuò)（圖5）。因?yàn)橹霸贔PGA沒(méi)有使用FIFO的情況下，可以被終端的程序成功調(diào)用，所以覺(jué)得是使用FIFO的方法不對(duì)，可能是哪里配置的問(wèn)題，望大神解惑。

電氣學(xué)渣 發(fā)表于 2017-2-17 14:45
因?yàn)榻佑|labview不久，所以問(wèn)題描述可能不準(zhǔn)確。大家有什么看不明白的就直接說(shuō)吧

ElecFans處女座 發(fā)表于 2017-2-17 10:28
此問(wèn)答貼被選為2月17日的每日一答貼，活動(dòng)詳情見(jiàn)：https://bbs.elecfans.com/jishu_1111064_1_1.html??希望大家可以踴躍幫助壇友解決問(wèn)題，謝謝。

在程序結(jié)尾增加一個(gè)關(guān)閉FPGA函數(shù)，在FIFO讀取的元素?cái)?shù)量上設(shè)置為非零后解決了問(wèn)題，大家可以參考一下。

電氣學(xué)渣 發(fā)表于 2017-2-18 09:47
在程序結(jié)尾增加一個(gè)關(guān)閉FPGA函數(shù)，在FIFO讀取的元素?cái)?shù)量上設(shè)置為非零后解決了問(wèn)題，大家可以參考一下。

電氣學(xué)渣 發(fā)表于 2017-2-18 09:47
在程序結(jié)尾增加一個(gè)關(guān)閉FPGA函數(shù)，在FIFO讀取的元素?cái)?shù)量上設(shè)置為非零后解決了問(wèn)題，大家可以參考一下。