數字信號處理芯片（DSP）具有高性能的CPU（時鐘性能超過100MHZ）和高速先進外圍設備，通過CMOS處理技術，DSP芯片的功耗越來越低。這些巨大的進步增加了DSP電路板設計的復雜性，并且同簡單的數字電路設計相比較，面臨更多相似的問題。
以下是DSP硬件設計的一些注意事項，各位同仁可以參考。
時鐘電路選擇原則
1，系統中要求多個不同頻率的時鐘信號時，首選可編程時鐘芯片;
2，單一時鐘信號時，選擇晶體時鐘電路;
3，多個同頻時鐘信號時，選擇晶振;
4，盡量使用DSP片內的PLL，降低片外時鐘頻率，提高系統的穩定性;
5，C6000、C5510、C5409A、C5416、C5420、C5421和C5441等DSP片內無振蕩電路，不能用晶體時鐘電路;
6，VC5401、VC5402、VC5409和F281x等DSP時鐘信號的電平為1.8V，建議采用晶體時鐘電路
未用的輸入／輸出引腳的處理
1，未用的輸入引腳不能懸空不接，而應將它們上拉活下拉為固定的電平
1）關鍵的控制輸入引腳，如Ready、Hold等，應固定接為適當的狀態，Ready引腳應固定接為有效狀態，Hold引腳應固定接為無效狀態
2）無連接（NC）和保留（RSV）引腳，NC 引腳：除非特殊說明，這些引腳懸空不接，RSV引腳：應根據數據手冊具體決定接還是不接
3）非關鍵的輸入引腳，將它們上拉或下拉為固定的電平，以降低功耗
2，未用的輸出引腳可以懸空不接
3，未用的I/O引腳：如果確省狀態為輸入引腳，則作為非關鍵的輸入引腳處理，上拉或下拉為固定的電平;如果確省狀態為輸出引腳，則可以懸空不接
為什么要片內RAM大的DSP效率高？
目前DSP發展的片內存儲器RAM越來越大，要設計高效的DSP系統，就應該選擇片內RAM較大的DSP。片內RAM同片外存儲器相比，有以下優點： 大功率電感廠家 |大電流電感工廠
