摘要：針對水下目標的主被動定位功能需求和具體的技術指標要求，結合數字信號處理器(DSP)和現場可編程門陣列(FPGA)的各自差模電感優勢，設計了基于DSP及FPGA的數字信號處理模塊，以此處理模塊為硬件平臺，編程實現了相應的時延估計應用程序，并進行了實驗驗證，實驗結果表明此信號處理系統時延估計精度高，滿足了目標定位的要求。
關鍵詞：數字信號處理器(DSP)；現場可編程門陣列(FPGA)；時延估計；目標定位
隨著水下武器和水下航行器等水下目標的快速發展，對其進行定位和跟蹤從而檢驗其性能的試驗具有非常重要的意義，這也是水下目標試驗場的重要工作內容。水下試驗場的定位系統根據被測目標是否加裝合作聲信標，可以分為主動和被動兩種方式。主動定位方式需要在水下目標上加裝聲信標，定位系統整個試驗系統的同步時序控制下，通過接收及處理水下目標聲信標發射的已知脈沖信號來實現目標的定位及跟蹤；被動方式則僅通過接繞行電感器收及處理水下目標運動產生的輻射噪聲，實現水下目標的定位及跟蹤。對于水下目標定位系統的信號處理模塊而言，兩種定位方式的差異在于因系統的接收信號頻率及信號體制不同而導致的系統硬件規模和處理性能不同。
1 系統的硬件設計
對于主動定位系統．水下目標的合作聲信標發射的信號頻率可達100kHz，因此為了滿足工程應用所需的測量精度，信號處理模塊的采樣頻率應不小于500 kHz。但是由于主動定位系統是在統一的同步時序下工作的，因此每個處理模塊只要獲得接收信號相對同步信號的時延即可，也就是說，每個處理模塊只需進行一路接收信號與不同發射信號的時延估計。
而對于被動定位系統，目標輻射噪聲的頻率范圍主要位于100 Hz～2kHz，因此信號處理模塊的采樣頻率不小于10 kHz就可以滿足要求。但是由于被動定位系統沒有統一的同步時序，因此只能通過估計不同接收信號的相對時延來進行目標的方位估計，也就是說，每個處理模塊所需進行處理的接收信號不小于2個通道。
深入分析主／被動定位方法的信號體制及相應的處理方法可知，主動定位系統所需的信號處理模塊的硬件規模和性能要求較高，因此信號處理模塊的硬件設計以主動定位系統的性能指標為主、兼顧被動定位系統的指標要求。
1．1 模塊的硬件功能及組成
本文設計的數字信號處理模塊的主要技術指標包括：
1)輸入模擬信號：通道數為3路，信號幅度為-10～10 V，頻率為100Hz～30kHz；
2)通訊接口：RS422口及RS232接口各1個，自定義的通用IO口16位；
3)輸出模擬信號：通道數為2路，信號幅度為-10～10 V電感器廠家；
4)LCD顯示屏：彩色觸摸屏；
5)運算能力：實時進行水下目標定位。
根據水下定位系統的功能需求和上述的指標要求，采用基于DSP+FPGA的硬件架構進行數字信號處理模塊的設計，如圖1所示。其中FPGA實現系統的時序控制、各種接口轉換、數字信號預處理(如FIR濾波、FFT運算)，而DSP實現系統的副本相關或互相關、包絡檢波等信號處理任務；這樣既充分利用了FPGA的高度并行性和實時性，又充分使用了DSP的信號處理能力，使系統結構靈活、通用性強、運算能力強度，具有較好的工程應用參考價值。
1．2 硬件系統的主要器件選型
1．2．1 信號處理器
數字信號處理(Digital Signal Processing，DSP)的主要任務是完成水下目標的方位估計。因此選擇DSP時首先考慮它的運算能力，在滿足運算速度要求的前提下，要求DSP的功耗小、外圍電路設計簡單，軟件開發容易。目前可供選擇的DSP很多，包括TI公司的C2000系列、C5000系列、C6000系列，AD公司的BlackFin系列、SHARC系列、TigerSHARC系列等等，每款DSP都有其不同的特點。
針對本文設計的定位系統，綜合考慮各因素，選用TI公司的TMS320VC5509A作為系統的DSP。TMS320VC5509A是一款16位定點DSP，其片內的128 Kx16 bit SRAM空間可滿足算法的存儲空間需求；內核200MHz的時鐘頻率可滿足系統的實時性要求；4個外部存儲器片選信號便于通過FPGA，實現DSP與其他在板外設的數據交流和通信；5個外部中斷輸入可滿足外部設備對DSP的突發請求。
1．2．2 FPGA
現場可編程門陣列(Field Programmable Gate Array，FPGA)的功能是實現系統的時序控制，并完成外部設備與DSP的接口轉換，同時為了提高系統的實時性，實現定位系統的數字信號預處理，因此本文的FPGA選擇主要考慮FPGA的片內存儲器容量、乘法器數量、宏單元數量、性價比及開發的方便性等。目前可供選用的FPGA很多，根據定位系統的具體需求和研發人員的開發經驗，選用Altera公司的EP2C35F484作為系統電感器市場的FPGA，用于實現其相應的功能。EP2C35F484內部具有33216個邏輯單元(LEs)，能夠滿足系統的各種時序控制；483 840 bits的RAM容量可以為DSP提供足夠大的輸入輸出緩存，配合35個的乘法器，可以方便地實現數字信號預處理；4個PLL可以很方大功率電感貼片電感器便地為系統產生不同的時鐘信號或時序；322個用戶I／O引腳數配合豐富的Les便于實現各種輸入輸出接口轉換。
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